基于FPGA的以太網(wǎng)伺服接口電路

基本信息

申請?zhí)?/td> CN200920107680.1 申請日 -
公開（公告）號 CN201409144Y 公開（公告）日 2010-02-17
申請公布號 CN201409144Y 申請公布日 2010-02-17
分類號 H04L12/56(2006.01)I;H04L12/28(2006.01)I 分類 電通信技術(shù);
發(fā)明人 項久鵬;高軍 申請（專利權(quán)）人 北京超同步科技有限公司
代理機構(gòu) 北京安信方達知識產(chǎn)權(quán)代理有限公司 代理人 北京超同步科技有限公司
地址 100083北京市海淀區(qū)學(xué)清路16號學(xué)知軒1215室
法律狀態(tài) -

摘要

摘要 本實用新型公開了一種基于FPGA的以太網(wǎng)伺服接口電路，以及一種以太網(wǎng)主從控制系統(tǒng)，以減少通訊總線傳輸?shù)难舆t；其中該基于FPGA的以太網(wǎng)伺服接口電路包括：輸入接口，接收發(fā)送到本站的報文；讀取模塊，從所述報文中讀取控制本站的數(shù)據(jù)；處理模塊，對所述控制本站的數(shù)據(jù)進行處理，得到處理結(jié)果；插入模塊，將所述處理結(jié)果插入到所述讀取之后的報文中，產(chǎn)生本站報文；輸出接口，發(fā)送所述本站報文；本實用新型通過硬件實現(xiàn)數(shù)據(jù)傳輸，與協(xié)議堆棧軟件的實時運行系統(tǒng)和處理器性能無關(guān)；可以使?fàn)顟B(tài)數(shù)據(jù)與任何數(shù)據(jù)進行并行傳輸，減小了輸出編址的延遲。