基于與門反相器圖的網(wǎng)表級電路面積優(yōu)化方法及存儲介質(zhì)

基本信息

申請?zhí)?/td> CN202011475649.0 申請日 -
公開（公告）號 CN112733474A 公開（公告）日 2021-04-30
申請公布號 CN112733474A 申請公布日 2021-04-30
分類號 G06F30/323 分類 計算；推算；計數(shù);
發(fā)明人 屈展 申請（專利權(quán)）人 西安國微半導(dǎo)體有限公司
代理機構(gòu) 西安嘉思特知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 李園園
地址 710000 陜西省西安市高新區(qū)丈八街辦科技二路72號西安軟件園零壹廣場10901室
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于與門反相器圖的網(wǎng)表級電路面積優(yōu)化方法及存儲介質(zhì)，優(yōu)化方法包括：步驟1、獲取第一網(wǎng)表級電路文件；步驟2、根據(jù)第一網(wǎng)表級電路文件按照預(yù)設(shè)順序得到若干第一節(jié)點和各個第一節(jié)點之間的連接關(guān)系；步驟3、基于預(yù)設(shè)順序?qū)⒌谝还?jié)點對應(yīng)創(chuàng)建為與門/反相器圖的第二節(jié)點，且當(dāng)?shù)诙?jié)點存在局部子結(jié)構(gòu)時，利用散列查找方法在散列表中查找局部子結(jié)構(gòu)的同構(gòu)結(jié)構(gòu)，以得到第二節(jié)點的創(chuàng)建結(jié)果；步驟4、基于預(yù)設(shè)順序，按照步驟3的方法處理下一個第一節(jié)點，直至處理完成所有第一節(jié)點，得到最終的與門/反相器圖。本發(fā)明的優(yōu)化方法能夠去除冗余的電路結(jié)構(gòu)，從而達到減少電路結(jié)構(gòu)冗余，達到電路結(jié)構(gòu)面積減小的目的，最終使得內(nèi)存減少。