一種基于Tcl的FPGA交互式仿真方法

基本信息

申請?zhí)?/td> CN201410455781.3 申請日 -
公開（公告）號 CN104216831B 公開（公告）日 2017-04-12
申請公布號 CN104216831B 申請公布日 2017-04-12
分類號 G06F11/36(2006.01)I 分類 計算；推算；計數(shù);
發(fā)明人 蔡瀟 申請（專利權(quán)）人 上海北大方正科技電腦系統(tǒng)有限公司
代理機(jī)構(gòu) 北京君尚知識產(chǎn)權(quán)代理事務(wù)所（普通合伙） 代理人 司立彬
地址 200120 上海市浦東新區(qū)浦東南路360號上海國際大廈36樓
法律狀態(tài) -

摘要

摘要 本發(fā)明公開了一種基于Tcl的FPGA交互式仿真方法。本方法為：1)在FPGA驗證平臺verilog中新建一個Tcl解釋器，并建立verilog和Tcl解釋器之間的通信通道；2)在verilog中采用Tcl語言創(chuàng)建一測試用例；3)Tcl解釋器調(diào)用該測試用例，當(dāng)收到寫操作命令名稱時，Tcl解釋器通過寫操作命令調(diào)用verilog中的寫操作任務(wù)，將進(jìn)行寫操作的地址和數(shù)據(jù)傳遞到verilog中，切換進(jìn)程；當(dāng)Tcl解釋器收到讀操作命令名稱時，通過讀操作命令調(diào)用verilog中的讀操作任務(wù)，并將進(jìn)行讀操作的地址傳遞到verilog中，切換進(jìn)程；當(dāng)收到等待操作命令名稱時，Tcl解釋器通過等待操作命令調(diào)用verilog中的等待操作任務(wù)；4)verilog的任務(wù)完成后將返回值返回給Tcl解釋器，切換進(jìn)程。本發(fā)明減少開發(fā)和調(diào)試測試用例的工作量，可實時控制仿真進(jìn)程。