一種CMOS組合邏輯電路
基本信息
| 申請(qǐng)?zhí)?/td> | CN201920519553.6 | 申請(qǐng)日 | - |
| 公開(kāi)（公告）號(hào) | CN210120546U | 公開(kāi)（公告）日 | 2020-02-28 |
| 申請(qǐng)公布號(hào) | CN210120546U | 申請(qǐng)公布日 | 2020-02-28 |
| 分類(lèi)號(hào) | H03K19/20 | 分類(lèi) | 基本電子電路; |
| 發(fā)明人 | 劉劍輝;劉志赟 | 申請(qǐng)（專(zhuān)利權(quán)）人 | 深圳市致宸信息科技有限公司 |
| 代理機(jī)構(gòu) | 深圳市華盛智薈知識(shí)產(chǎn)權(quán)代理事務(wù)所（普通合伙） | 代理人 | 深圳市致宸信息科技有限公司 |
| 地址 | 518000 廣東省深圳市南山區(qū)粵海街道科技南八路2號(hào)豪威科技大廈2101室 | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本實(shí)用新型提供了一種CMOS組合邏輯電路，用以在加法器電路設(shè)計(jì)時(shí)，替代工藝廠提供的標(biāo)準(zhǔn)單元庫(kù)中的組合邏輯運(yùn)算單元電路。該CMOS組合邏輯電路包括PMOS網(wǎng)絡(luò)和NMOS網(wǎng)絡(luò)，PMOS網(wǎng)絡(luò)和NMOS網(wǎng)絡(luò)各包含三個(gè)晶體管。通過(guò)較少的晶體管實(shí)現(xiàn)了邏輯運(yùn)算功能，減少了面積，降低了功耗，同時(shí)縮短了路徑，降低了傳輸延時(shí)。 |
