基于多FPGA互聯(lián)的收發(fā)信號(hào)恢復(fù)方法、系統(tǒng)以及終端
基本信息
| 申請(qǐng)?zhí)?/td> | CN202011310514.9 | 申請(qǐng)日 | - |
| 公開（公告）號(hào) | CN112486248A | 公開（公告）日 | 2021-03-12 |
| 申請(qǐng)公布號(hào) | CN112486248A | 申請(qǐng)公布日 | 2021-03-12 |
| 分類號(hào) | G06F1/12(2006.01)I;G06F15/163(2006.01)I | 分類 | 計(jì)算；推算；計(jì)數(shù); |
| 發(fā)明人 | 丁群 | 申請(qǐng)（專利權(quán)）人 | 芯原微電子（南京）有限公司 |
| 代理機(jī)構(gòu) | 上海光華專利事務(wù)所（普通合伙） | 代理人 | 倪靜 |
| 地址 | 201203上海市浦東新區(qū)中國(上海)自由貿(mào)易試驗(yàn)區(qū)春曉路289號(hào)張江大廈20A（疫情期間寄順豐） | ||
| 法律狀態(tài) | - | ||
摘要
| 摘要 | 本發(fā)明的基于多FPGA互聯(lián)的收發(fā)信號(hào)恢復(fù)方法、系統(tǒng)及終端，應(yīng)用多FPGA多SelectIO互聯(lián)的系統(tǒng)，所述方法包括：收發(fā)雙方FPGA均使用由本地DUT clk以及派生出的Strobe信號(hào)，采用固定封包結(jié)構(gòu)進(jìn)行收發(fā)信號(hào)管理。解決了大型同步RTL邏輯無法在多個(gè)FPGA中進(jìn)行實(shí)現(xiàn)的問題。本發(fā)明采用FPGA的SelectIO作為底層串并轉(zhuǎn)換基礎(chǔ)，基于多個(gè)FPGA內(nèi)DUT clk的產(chǎn)生方法(另外專利申請(qǐng)中)，在每個(gè)FPGA內(nèi)部以驗(yàn)證邏輯實(shí)際運(yùn)行DUT clk上升沿做Strobe信號(hào)，采用固定的封包結(jié)構(gòu)，完成RTL分割后的大量跨芯片signal從一個(gè)FPGA傳輸?shù)搅硗庖粋€(gè)FPGA的實(shí)現(xiàn)。本專利方法可對(duì)大型同步邏輯RTL，在任意block邊界分割到多個(gè)FPGA上的實(shí)現(xiàn)，保證原有設(shè)計(jì)RTL的clk cycle級(jí)的真實(shí)吞吐效率。并且FPGA還有相當(dāng)快的運(yùn)行速度。?? |
